AMDs EPYC Venice er den første serverbrikken på 2nm — 256 kjerner og 1,6 TB/s minnebåndbredde

Halvlederindustrien krysset en terskel 22. juli. AMD kunngjorde under sitt Advancing AI 2026-arrangement at EPYC Venice — sjette generasjon av selskapets server-CPU-serie, bygget på Zen 6-arkitekturen — går i volumproduksjon på TSMCs 2 nm-prosessnode. Ingen høytytende databrikke har blitt levert på 2 nm før. Venice er den første.

Hovedkonfigurasjonen rommer 256 kjerner og 512 tråder fordelt på åtte Core Complex Dies, hver med 32 Zen 6-kjerner — en økning i kjernetetthet på 33 prosent sammenlignet med forrige CCD-design. Plattformen introduserer en ny SP7-sokkel med 16 minnekanaler, noe som gir en samlet båndbredde på 1,6 TB/s — nesten tre ganger så mye som de 614 GB/s i utgående Turin-generasjon. PCIe Gen 6 på 64 Gbps og en femte generasjon Infinity Fabric runder av sammenkoblingsstakken.

TSMCs 2 nm-node markerer overgangen fra FinFET til GAA-nanosheet-transistorer (gate-all-around) — en strukturendring som TSMC anslår gir 10 til 15 prosent høyere ytelse ved samme effektforbruk, eller 25 til 30 prosent lavere effekt ved tilsvarende ytelse, med 15 prosent høyere transistortetthet. AMDs egne benchmark-påstander er en 70 prosents forbedring i CPU-gjennomstrømning sammenlignet med Turins Zen 5-kjerner. For AI-inferanse arbeidsbelastninger hevder AMD 2,2 ganger gjennomstrømningen til NVIDIAs konkurrerende Vera-plattform på 256-kjernenivået.

Venice leveres i fire produktlinjer. Flaggsliperen EPYC 9006 SP7 er en 256-kjerners Agentic AI-brikke med 5 GHz boost og 128 PCIe Gen 6-baner. EPYC 9006X SP7 topper på 96 kjerner, men kjører 5,15 GHz med tredoblet L3-cache per kjerne — rettet mot HPC- og simuleringsarbeidsbelastninger der latens betyr mer enn ren parallellitet. En SP8-linje dekker edge- og strømbegrensede installasjoner med 8 til 128 kjerner. En fjerde SKU, EPYC 9006 LP Verano, har LPDDR5X-minne og 112 Gbps CPU-til-GPU-båndbredde for rackbaserte AI-chassis.

Total L3-cache på tvers av flaggskip-SKUen når 1 152 MB med 3D V-Cache — et tall som blir relevant for AI-modellag som kan holdes på brikken i stedet for å måtte hentes fra DRAM. AMD har ikke offentliggjort priser for noen Venice-variant. Skytilbydere og OEM-er forventes å kunngjøre tilgjengelighetsvinduer uavhengig, og flere store hyperscalere er allerede bekreftet som tidlige kunder.

Den konkurransemessige konteksten betyr noe. Intels neste Granite Rapids-D-generasjon er fortsatt på Intel 18A, som fortsatt er måneder unna volumutbytte i den skalaen som kreves for et produkt som dette. NVIDIAs skifte mot egen CPU-silisium med Vera og Grace betyr at GPU-leverandøren nå også er en direkte konkurrent i CPU-sokkelen. Venice kommer før noen av alternativene når sammenlignbar produksjonsskala, noe historisk sett gir seg utslag i høyere gevinstprosent i skyleverandørers innkjøpssykluser som løper 12 til 18 måneder frem i tid.

For AI-arbeidsbelastningsoperatører er minnebåndbredden det mest umiddelbart relevante. Trening og inferanse i stor skala er først og fremst båndbreddebegrensede operasjoner, og en dobling av effektiv båndbredde per racknode endrer kostnad-per-token-regnestykket målbart. Skyleverandører som har holdt store GPU-reservasjoner delvis for å kompensere for CPU-flaskehalser, har nå en alternativ vei. Det regnestykket vil sortere seg ut i løpet av de neste to innkjøpssesongene.

Tagger: kunstig intelligens, AMD, EPYC Venice, HPC, server CPU, Zen 6